"Pin Information for the Stratix® IV GX EP4SGX530 Device Version 1.4" Bank Number VREF Pin Name/Function Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1152 F1517 F1760 F1932 DQS for X4 for F1152 DQS for X8/X9 for F1152 DQS for X16/X18 for F1152 DQS for X32/X36 for F1152 Note(1) DQS for X4 for F1517 DQS for X8/X9 for F1517 DQS for X16/X18 for F1517 DQS for X32/X36 for F1517 Note(1) DQS for X4 for F1760 DQS for X8/X9 for F1760 DQS for X16/X18 for FF1760 DQS for X32/X36 for F1760 DQS for X4 for F1932 DQS for X8/X9 for F1932 DQS for X16/X18 for F1932 DQS for X32/X36 for F1932 1A TDI TDI C29 J29 A38 A36 1A TMS TMS A33 N27 B38 B36 1A TRST TRST B34 A32 A41 F36 1A TCK TCK B33 G30 A40 G35 1A TDO TDO E29 F30 B40 E36 1A VREFB1AN0 PLL_L1_CLKn PLL_L1_CLKn C38 E40 1A VREFB1AN0 PLL_L1_CLKp PLL_L1_CLKp B37 E39 1A VREFB1AN0 IO PLL_L1_CLKOUT0n DIFFIO_TX_L1n DIFFOUT_L1n K26 K29 M32 G34 1A VREFB1AN0 IO PLL_L1_FB_CLKOUT0p DIFFIO_TX_L1p DIFFOUT_L1p L26 L29 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W7 AD7 AD6 AG10 VCCL_GXBR0 Y7 AE7 AE6 AH10 VCCL_GXBR1 P7 Y7 AB6 AC10 VCCL_GXBR1 R7 AA7 AA6 AD10 VCCL_GXBR2 T7 V6 W10 VCCL_GXBR2 U7 W6 Y10 VCCL_GXBR3 R10 VCCL_GXBR3 T10 VCCR_R N5 T5 AG7 T5 VCCR_R W5 Y5 U7 AB5 VCCR_R AD5 AH5 VCCR_R AP5 VCCR_L N30 T35 AG36 T40 VCCR_L W30 Y35 U36 AB40 VCCR_L AD35 AH40 VCCR_L AP40 VCCT_R R5 P5 Y5 P5 VCCT_R AA5 V5 AC5 Y5 VCCT_R AB5 U5 AF5 VCCT_R AM5 VCCT_L R30 P35 Y38 P40 VCCT_L AA30 V35 AC38 Y40 VCCT_L AB35 U38 AF40 VCCT_L AM40 VCCHIP_R V9 W9 AA9 AA11 VCCHIP_R W9 Y9 AB9 AB12 VCCHIP_R Y9 AA9 Y9 AC12 VCCHIP_R AD12 VCCHIP_R AD11 VCCHIP_L V26 W31 AA34 AA34 VCCHIP_L W26 Y31 AB34 AB33 VCCHIP_L Y26 AA31 Y34 AC33 VCCHIP_L AD34 VCCHIP_L AD33 RREF_L0 AK34 AW38 BA42 BD43 RREF_L1 D34 A34 C42 B44 RREF_R0 AK1 AW2 BA1 BD2 RREF_R1 D1 A6 C1 B1 Notes: "1. Altera's external memory interface IPs do not support placement of the BWSn pins outside the DQS/DQ group adjacent to the x32/x36 DQS/DQ groups where the write data pins reside. When using x32/x36 DQS/DQ groups that have 40 pins, BWSn inputs are not supported. However, if you are not using Altera's memory interface IPs and you are using x32/x36 DQS/DQ groups that have 40 pins, you can place the BWSn pins in a separate ×4 DQS/DQ group adjacent to the x32/x36 DQS/DQ group where the write data pins reside."